作品概览
2023H 锁相及调相
围绕 Verilog 测相与 STM32 执行侧联动，形成 FPGA 主判定、STM32 辅调相的二重锁相调试方案。
2024C 同源波形移相
围绕 ADCDMA / DACDMA 同步采出与相位偏移，实现同源波形移相，并加入 FFT 测频与串口屏参数调整。
实验室网盘服务
围绕竞赛资料长期沉淀，搭建并维护支持登录隔离、视频播放、大文件上传与外接硬盘迁移的实验室资料站。
电赛预备的锁相调相硬件调试与实验室资料服务运维
这一页集中展示我在电子设计竞赛训练中最有代表性的三类输出：一类是 FPGA 与 STM32 协同的锁相/调相方案， 一类是 面向同源波形移相的 DMA 实时链路与测频辅助系统， 另一类则是 为实验室长期积累竞赛代码、视频和文档而持续维护的自建网盘服务。 它们分别对应了硬件测控、软硬件联调，以及工程支撑能力三个层面。
作品一：2023H FPGA + STM32 锁相及调相
该项目对应公开仓库 NUEDC-2023H-PhaseControl-FPGASTM32， 核心思路是先在 Verilog 侧设置目标采样点，再由 FPGA 对调理后的方波进行测相，比较当前相位差与预设相位差，最后驱动状态机进入不同调节阶段。
目标相位的数字化设定
通过 Verilog 里预设采样点表达目标相位，例如 20kHz 下以采样点索引映射目标角度，再把实时测得的相位差与目标值比较。
FPGA 测相主判定
FPGA 负责对调理方波进行测相，并用状态机区分 `IDLE`、`ADJUST`、`WAIT` 三种调试状态，形成硬件主控判断链路。
STM32 协同执行
`ADJUST` 状态下通过 `PE0 / PE1` 与 STM32 进行握手：一条线通知已进入稳相阶段，另一条线表达需要前移还是后移。
二重锁相思路
不是只依赖单一回路，而是把减法器锁相与调相锁相叠加，形成“FPGA 判定 + STM32 执行”的二重锁相调试路径。
作品二：2024C 同源波形锁调相
该项目对应公开仓库 NUEDC-HDU2024C-SameSourceSetPhase。 与 2023H 方案相比，这一版更强调 同源波形移相链路的实时性： 先用高速比较器做中断边沿检测，再让 `ADCDMA` 和 `DACDMA` 尽量做到同步采入、同步输出，最后通过调整 `ADCBUFF` 起始索引值来实现移相。
中断边沿同步触发
通过高速电压比较器产生边沿信号方波，用中断边沿作为实时处理的对齐基准，保证采样与输出链路尽可能同源同步。
ADCDMA / DACDMA 直入直出
实时链路的关键是 DMA 直通，降低 CPU 介入带来的抖动，并通过修改 `ADCBUFF` 起始索引实现波形相位偏移。
测频与示波辅助链路
仓库说明中明确加入了 FFT 测频与简易示波器功能，把频率信息发给 DAC 侧控制单片机，避免严苛时延链路被拖慢。
串口屏参数调节
工程目录里包含 `USARTLCD` 模块，仓库说明也写到通过串口屏调整相位与观察测频结果，形成更完整的人机交互闭环。
该方案的有效工作区间约为 100Hz 到 2kHz。 仓库文档同时说明，当频率接近 10kHz 时系统会进入亚稳定区，出现相位跳动增大、中心值精度下降等现象。 页面保留上述边界条件，用于完整呈现方案的适用范围与工程约束。
作品三：实验室网盘与主机运维
除了做题本身，我还持续维护实验室内部使用的资料服务，把历年电赛代码、视频、文档与共享资料沉淀下来。 这部分对应的是一个 Node.js / Express 自建网盘站点，虽然不是“比赛题解”，但它是支撑训练、复盘与资料交付的重要基础设施。
用户隔离与基础文件服务
服务端基于 Express 与 session 实现登录态隔离，不同用户对应独立目录，并支持浏览、下载、目录创建、移动、删除等基础文件操作。
大文件与文本资料处理
支持批量上传、大文件总量限制、收藏、分享链接、Markdown / TXT 在线读写，适合沉淀题目资料、实验说明与训练记录。
视频播放与转码缓存
针对训练视频和演示视频，服务端实现了 Range 视频流、按需 ffmpeg 转码缓存以及转码状态查询，提升在线播放体验。
存储迁移与长期运维
支持外挂硬盘自动识别、历史数据迁移、缓存目录兜底、容量状态轮询与 Nginx 部署，适合实验室长期运行而不是一次性展示。
对我来说，这部分工作体现的不是单项算法能力，而是 把竞赛成果保存下来、让后来者能继续用 的工程责任感。相比只写完代码，这种服务的持续维护更接近实验室真实协作环境。
